343_088-131CP-TW

:::

343_088-131CP-TW

發佈日期 : 2009-04-29

DTD版本：

1.0.0

發明專利說明書


※申請案號：087103258	※I P C 分類：H01L29/18

一、	發明名稱：
	一種製作多晶矽薄膜電晶體靜態存取記憶體多晶矽層間接觸新製程 (全文下載)

二、

中文發明摘要：

本發明係為一種製作多晶矽薄膜電晶體靜態存取記憶體多晶矽層間接觸新製程，其係以鈦矽化物接觸之製程技術來製作多晶矽薄膜電晶體靜態隨機存取記憶體得多晶矽層間接觸，藉由此技術除了能夠避免形成PN接面二極體，以大幅降低跨於多晶矽層間接觸之壓降外，亦可避免光阻與閘極氧化層直接接觸，而使Poly-Si/SiO₂接面的損害至最低，以改善Poly-Si/SiO₂接面的品質，而且不會增加製程之複雜度與光罩數目，而能適用於未來高元件集積度，低操作電壓的極大型積體電路之製造。

三、

英文發明摘要：

四、	指定代表圖：
	(一)本案指定代表圖為：第（　　）圖
	(二)本代表圖之元件符號簡單說明：

五、	本案若有化學式時，請揭示最能顯示發明特徵的化學式：

六、	發明說明：
	【發明所屬之技術領域】
[0001]	本發明係有關於一種製作多晶矽層間接觸的製程，尤其是有關於一種能夠大幅降低跨於多晶矽層間接觸之壓降外，以及改善Poly-Si/SiO₂界面品質，而且不會增加製程之複雜度與光罩數目之製作多晶矽薄膜電晶體靜態存取記憶體多晶矽層間接觸新製程。
	【先前技術】
[0002]	於多晶矽的薄膜電晶體靜態隨機存取記憶體(TFT-SRAM)的結構中(如圖一所示)，11為字元線，12為位元線，N₁,N₂這兩個接點(多晶矽層間接觸)主要是連接存取電晶體(Access Transistor)Q1,Q2，驅動電晶體(Drive Transistor)Q3,Q4與多晶矽薄膜電晶體負載(TFT Load)Q5,Q6以及另外一組電晶體對閘極的接點。這個接觸點品質的優劣將直接影響整個SRAM Cell特性的表現。
[0003]	如圖二所示，一般傳統的多晶矽層間接觸製程作法是：當多晶矽閘極21(Poly 3)沈積，定義之後，上面沈積一層閘極氧化層22並加以800℃高溫處理，使氧化層22緻密，如圖二(A)，之後在這層閘極氧化層上定義出接觸窗口23，如圖二(B)及圖二(C)，接下來再沈積多晶矽薄膜通道層24(Poly 4)，如圖二(D)，最後進行通道層以及源極241、汲極242的離子佈植，如圖二(E)，經由接觸窗口23，Poly 3與Poly 4連結一超形成多晶矽層間接觸。
[0004]	此傳統製程技術有其先天上的缺點：(1)於多晶矽層間接觸部份，由於Poly 3為n⁺，而Poly 4為p⁺，將形成一PN接面二極體，當元件尺寸縮小或操作電壓降低時，跨於此二極體的壓降比重將大幅增加，造成元件特性的衰減。(2)於定義多晶矽層間接觸窗口時，閘極氧化層將被氧化層所履蓋，而定義多晶矽層間接觸窗口後，又必須將光阻去除，這一連續製程對閘極氧化層的損害將無可避免，因此，Poly-Si/SiO₂間界面便存在較多介面能態(interface states)，這將對元件特性有不良的影響，例如較大的漏電流(I_off)、臨界電壓變動(V_T shift)，subthreshold swing的衰減等。
[0005]	由上可知，當元件尺寸縮小，操作電壓降低時，上述傳統方法所形成的接觸中，跨於二極體的壓降比例將愈來愈明顯，元件特性衰退的情形因此愈形嚴重。另外一方面，當積體電路聚集度愈來愈高，漏電流的大小將成為一主要考量。上述製程導致較高密度的界面能態將使得元件有較大的漏電流，而漏電流愈大，功率消耗愈大，散熱將愈來愈困難。
	【發明內容】
	【實施方式】
[0038]	為充份說明本發明人等所研發的新製程其精神以及技術特徵和內容，以下特舉最佳實施例來說明之。
[0039]	本發明一種製作多晶矽薄膜電晶體靜態隨機存取記憶體多晶矽層間接觸新製程之製作程序內容如下：(請配合參照圖三所示之流程)本發明所提的新技術是應用在靜態隨機存取記憶體(TFT-SRAM)中多晶矽薄膜電晶體負載(TFT Load)的多晶矽層間接觸製程下，其餘SRAM中存取電晶體(Access Transistor)，驅動電晶體(Drive Transistor)的製程都與傳統並無不同，故僅就多晶矽薄膜電晶體負載的製程詳加敘述。
[0040]	本發明之製作程序內容如下：(請配合參照圖三所示)(1)於N-型3~4Ω．cm，(100)矽基板上成長5000埃場氧化層30(F1E 1d Oxide)。
[0041]	(2)沈積厚500Å~1000Å之多晶矽薄膜層於氧化層上。
[0042]	(3)利用離子佈植機植入does為1E 14~1E 16/cm²的PH₃，並定義出N⁺多晶矽閘極31(Poly 3)。
[0043]	(4)於750℃~950℃上以低壓化學汽相沈積系統(LPCVD)於沈積一層200Å~500Å的閘極氧化層32，並加以高溫處理，使氧化層32更為緻密(Densification)。(程序(1)至(4)請參照圖三(A))
[0044]	(5)以LPCVD在400℃~600℃下成長沈積300埃的非晶矽薄膜層，再經過500℃~650℃，24hr氮氧環境下的退火，使非晶矽薄膜再結晶成多晶矽，形成所謂的多晶矽通道層33，並於通道層區域內植入does為1E 12~1E 13/cm²的硼或磷離子。(請參照圖三(B))
[0045]	(6)定義源極331、汲極332，並於源極331與汲極332區域內植入1E 14~1E 16/cm²的硼離子，形成P⁺區域(Poly 4)。(請參照圖三(C))。
[0046]	(7)在多晶矽薄膜層上，成長約100Å~500Å之氧化層做為金屬矽化作用之隔絕層。(請參照圖三(D))
[0047]	(8)在已形成的矽化隔絕層(氧化層)上定義出多晶矽層間接觸窗口36。(請參照圖三(E)、圖三(F))
[0048]	(9)利用物理汽相沈時系統來沉積Ti/TiN層37。(請參照圖三(G))
[0049]	(10)利用快速高溫退火(RTA)技術，其溫度範圍為750℃~800℃，則Ti/TiN層於接觸窗口處形成鈦矽化物38(Ti silicide)，由於閘極氧化層厚僅200Å~500Å，適當的RTA溫度可使Poly 3與Poly 4順利連接，而在通道層上方，由於熱氧化層的阻隔，使得Ti/TiN無法形成鈦矽化物，而可被移除。(請參照圖三(H))
[0050]	(11)沈積6000埃BPSG層於上，並至於高溫爐中，利用高溫熱流法(Flow)使表面更加平坦。
[0051]	(12)定義contact以及沈積金屬，並定義其連接至接觸平台(contact pad)。
[0052]	(13)Passivation與410℃ Alloy。
[0053]	(14)電性量測。
[0054]	本發明相較於傳統多晶矽層間接觸製程，本發明人等所研發之一種利用鈦矽化用接觸技術的新穎製程，具有下列之特點與功效：(1)可避免於傳統製程定義多晶矽層間接觸時，光阻對閘極氧化層的損害，改善Poly-Si/SiO₂界面品質，減少界面能態(interface states)的產生，以減少漏電流降低功率消耗，如此可抒解未來元件聚集度愈來愈高所面臨的壓力。
[0055]	(2)本發明之新製程亦可避免多晶矽層間接觸形成PN 接面二極體，降低接觸壓降，以改善未來小型化，操作電壓低時，跨於多晶矽層間接觸的壓降對特性的影響。
[0056]	(3)由以上敘述可知，本發明人等所研發之新製程的確可改善傳統多晶矽層間接觸所遭遇的困難，但是，另外一卻不會增加製程的複雜度以及光罩次數，也就是說，本發明人等所研發的新製程技術能夠在不耗費大多額外的成本與新製程時間的情況下，大幅改善元件的特性，這將使得利用此製程技術的IC產品更具市場爭力。
[0057]	上述之具體實施例是用來詳細說明本發明之目的、特徵及功效，對於熟悉此類技藝之人仕而言，根據上述說明，可能對該具體實施例作部份變更及修改，而並不脫離出本發明之精神範疇，所以，本發明之專利範圍僅是由附錄申請專利範圍來加以說明。
	【圖式簡單說明】
[0035]	圖一多晶矽薄膜電晶體靜態隨機存取記憶體一個單元之電路圖
[0036]	圖二傳統多晶矽薄膜電晶體負載其多晶矽層間接觸之製程示意圖
[0037]	圖三應用鈦矽化物接觸技術於多晶矽薄膜電晶體負載多晶矽層間接觸之製程示意圖
	【主要元件符號說明】
[0010]	Q1,Q2‧‧‧存取電晶體
[0011]	Q3,Q4‧‧‧驅動電晶體
[0012]	Q5,Q6‧‧‧多晶矽薄膜電晶體負載
[0013]	N1,N2‧‧‧接點
[0014]	11‧‧‧字元線
[0015]	12‧‧‧位元線
[0016]	20‧‧‧場氧化層
[0017]	21‧‧‧多晶矽閘極
[0018]	241‧‧‧源極
[0019]	242‧‧‧汲極
[0020]	22‧‧‧閘極氧化層
[0021]	23‧‧‧接觸窗口
[0022]	24‧‧‧多晶矽薄膜通道層
[0023]	241‧‧‧源極
[0024]	242‧‧‧汲極
[0025]	30‧‧‧場氧化層
[0026]	31‧‧‧多晶矽閘極
[0027]	32‧‧‧閘極氧化層
[0028]	33‧‧‧多晶矽通道層
[0029]	331‧‧‧源極
[0030]	332‧‧‧汲極
[0031]	34‧‧‧多晶矽通道層
[0032]	36‧‧‧多晶矽層間接觸窗口
[0033]	37‧‧‧Ti/TiN層
[0034]	38‧‧‧鈦矽化物

七、

申請專利範圍：

1.一種製作多晶矽薄膜電晶體靜態有取記憶體多晶矽層間接觸新製程，其步驟如下：(a)N⁺態的多晶矽層沈積(閘極，Interconnection)；(b)成長閘極氧化層；(c)多晶矽薄膜通道層之沈積；(d)成長氧化層(通道層氧化處理)；(e)定義接觸窗口；(f)沈積Ti/TiN層；(g)快速高溫退火，鈦將選擇性的與矽形成鈦矽化物；(h)將未形成鈦矽化物的Ti/TiN層去除；以及(i)多晶矽層間接觸形成。
2.如申請專利範圍第1項所述之一種製作多晶矽薄膜電晶體靜態存取記憶體多晶矽層間接觸新製程，其中通道層上之氧化層係可利用(1)通道層熱氧化法(Thermal Oxidation)(2)化學氣相沉積法CVD(如PECVD Oxide，LPTEOS等等方法皆可)。
3.如申請專利範圍第1項所述之一種製作多晶矽薄膜電晶體靜態存取記憶體多晶矽層間接觸新製程，其中多晶矽層間接觸係由化學蝕刻或物理蝕刻技術形成。
4.如申請專利範圍第1項所述之一種製作多晶矽薄膜電晶體靜態存取記憶體多晶矽層間接觸新製程，其中Ti/TiN薄膜層係由物理沈積技術所形成。
5.如申請專範圍第1項所述之一種製作多晶矽薄膜電晶體靜態存取記憶體多晶矽層間接觸新製程，其中快速高溫退火的溫度範圍為750℃~800℃。
6.如申請專利範圍第1項所述之一種製作多晶矽薄膜電晶體靜態存取記憶體多晶矽層間接觸新製程，所製得之任何電子元件。

八、	圖式：
	圖一圖二(A) 圖二(B) 圖二(C) 圖二(D) 圖二(E) 圖三(A) 圖三(B) 圖三(C) 圖三(D) 圖三(E) 圖三(F) 圖三(G) 圖三(H)

瀏覽數: