361_088-120CP-TW
發佈日期 :
2009-04-29
| 發明專利說明書 | |
| ※申請案號： | |
| ※申請日期： ※ＩＰＣ分類： | |
| 一、發明名稱： (中文/英文)
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| 一種砷化鎵積體電路的元件隔離製程 (全文下載)
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| 二、申請人： 共 人
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| 指定 為應受送達人
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| 三、發明人： | |
| ◎專利代理人： | |
| 四、聲明事項 | |
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| □主張專利法第二十七條第一項國際優先權：
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| □主張專利法第二十九條第一項國內優先權：
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| □ 主張專利法第二十六條微生物：
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| □ 熟習該項技術者易於獲得，不須寄存 | |
| 五、中文發明摘要： | |
| 本案為一種平面化砷化鎵積體電路元件隔離製程，本製程的隔離氧化層製作應用了一種低溫液相III-V族半導體絕緣層之技術，該系統在近室溫下(室溫~70℃)操作，利用該技術不會對金屬或光阻膜產生破壞的低溫特性，以金屬或光阻膜作為穩定的遮罩，實施選擇性的氧化，可將隔離製程步驟及設備大為簡化，特別是成長的氧化層會自動地與遮罩下的原平面等高的特性，可達成平面化的元件隔離,並且，藉由調變隔離區開窗寬度及氧化製程的相關參數，可得到不同的隔離深度及寬度，以提升製程整合的彈性。 | |
| 六、英文發明摘要： | |
| 七、指定代表圖： | |
| （一）本案指定代表圖為： | |
| （二）本代表圖之元件代表符號簡單說明：
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| 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： | |
| 九、發明說明： | |
| 發明領域： 本案係有關於一種隔離製程，尤指一種神化鎵積體電路的元件隔離製程。 發明背景： 在砷化鎵積體電路(GaAs integratedcircuit)的製造上，為了降低元件與元件間的導通電流，電氣上的隔(Isolation)為必需的，為求好的隔離效果，通常利用電絕緣性材料以某距離隔開元件與元件，此種材料包括了空氣、介電質(Dielectric)、離子轟擊(Ion bombardment)後造成的含缺陷或摻雜深能階(Deep-level)雜質的半導體材料等等，以得到元件的電氣隔離。以空氣做為隔絕材料島狀隔離(Mesa isolation)是一個簡單的方法，蝕刻隔離區深至絕緣性的基板使得各元件如島嶼般地隔離，然而，非平面化(Non-planar)的表面及表面能階(Surfacestate)的形成為其缺點。氧化物(Oxide)同樣地為絕緣性材料，一般氧化法包括熱氧(Thermal oxidation)或是陽極氧化(Anodic oxidation)，但是這兩種方法作區域性的選擇氧化(Selective oxidation)有其困難，並且，熱氧化速度極慢且電性差，而陽極氧化有電解液污染的問題。爾後，利用高能離子束對神化鎵晶片做轟擊或佈植的方法被廣泛研究，其中高能離子包括了質子(Proton)、重氫離子(Deuteron)、氧(Oxygen)或硼(Boron)等等，能量由十萬至五百萬電子伏特(100keV~5MeV)不等，雖然具備了高絕緣性、區域選擇性及平面化等優點，然而，完全平坦無特徵的表面卻使得後續的對率(Alignment)程序變為困難，並且設備複雜昂貴為其缺點。 職是之故，申請人鑑於習之技術之缺失，乃經悉心試驗與研究，並一本鍥而不捨之精神，終發明出本案之『一種隔離製程』。 發明簡述： 本案之主要目的為提供一種碑化鎵積體電路元件隔離製程該製程應用了低溫的氧化技術，同時具備了平面化(Planar)表面、高氧化速率、低污染、設備簡軍等優點。該製程所產生之電氣隔離能力不遜於島狀隔離並有改善空間，且可以相當低的操作環境溫度使得金屬或光阻膜達成隔離區域的選擇及對準(Alignment)，並以相當簡化的製程，達成各元件間隔離之需求。 本案之另一目的為提供一種碑化鎵積體電路的隔離製程。該製程不同於以液相沉積法(Liquid phasedeposition，LPD)在蝕刻出凹槽後再以平坦化沉積填補之平面化隔離方法。該製程中所成長氧化層可自動地與遮罩下的原平面等高，且可藉由設計隔離區域金屬或光阻膜的閒窗寬度(Width of opening window)，在同一吹的氧化中得到不同的隔離深度。 本案之又一目的為提供一種隔離製程應用於以III-V族系列材料為基礎的半導體元件、積體電路及光電元件等製作上。該方法係利用遮罩所切割出的隔離區，以低溫氧化法將III-V族系列材料於特定區域氧化至一特定深度，裨使其達到元件間之電氣隔離。其製程包括下列步驟：(a).供一以III-VA族系列材料為基礎之晶片；(b).形成一氧化遮罩材料層於該晶片上；(c).藉該氧化遮罩材料層以定義元件之隔離區域；以及(d).以低溫選擇性氧化方式於該晶片上形成具平面化表面之隔離區氧化層。 較佳者，其中該III-V族系列材料係選自IIIA族金屬如鋁、鎵、銦等和VA族如砷等組成之化合物或多元素化合物。更佳者，該III-V族系列材料為砷化鎵。 如上所述，其中步驟(b)中所使用的氧化遮罩材料可為光阻，或貴金屬材料如金與其它不與氧化過程中所使用之化學溶液產生化學反應者為之。 較佳者，其中氧化法係為化學輔助液相氧化法，其係可於一低溫環境下無電極(Electroless)快速成長一隔離區氧化層於該III-VA族系列材料上。 如上所述，其中該氧化法所使用之化學溶液為由偏酸性IIIA族金屬硝酸鹽溶液與氨水所配製成之一薄膜成長溶液。 較佳者，其中該化學溶液PH值係界於3與5之間。 如上所述，因其該溶液在製程中酸鹼值受到全程控制，藉此使該氧化遮罩材料層的物理及化學性質穩定。 如上所述，其中該步驟(c)包括移除部份該氧化遮罩材料以於該晶片預定形成元件隔離之區域上形戌一開窗。 如上所述，其中該開窗係藉由包括了曝光(Exposure)即顯影(Develop)的微影技術為之。 較佳者，其中該氧化法可形成一具平面化表面，於完成氧化隔離後，該隔離區氧化之高度與未氧化之區域高度相當，以利於後續沈積(Deposition)製程之階梯覆蓋(Step coverage)，且所形成之遇度高度差亦可增加後續對準程序之便。 如上所述，其中該步驟(d)以低溫選擇性氧化方式於該晶片上形成具平面化表面之隔離區氧化層，神使其達到元件間之電氣隔離。 較佳者，其中該低溫係以室溫至小70℃之間。 本案又一目的為提供一砷化鎵積體電路元件隔離製程，係為一應用於以砷化鎵材料為基礎的半導體元件、積體電路及光電元件等製作上，利用遮罩所定義出的隔離區，以低溫氧化法將碑化鎵系列材料氧化某區域至某一適當深度’以達成元件間之電氣隔離之方法。 本案藉由下列圖示及詳細說明，俾得一更深入了解： 圖示簡單說明： 第一圖(a)~(c)：以本案最佳實施例坤化鎵積體電路元件隔離製程程序實施之元件剖面流程圖。第一圖(d)：以習之蝕刻方式隔離之元件剖面圖。第二圖：一試驗性晶片上以光阻分別定義出1、2、3、4以及5μm寬之隔離區，在完成氧化隔離後，未移除氧化層前(虛線)與移除後(實線)之表面剖面圖，其中，Y軸為相對高度。第三圖：元件兩端量測到的微分歐姆電阻值，其中，方點、虛線及圓點分別表示以島狀隔離法、未隔離前及本案所提之方法所得到的電特性。 圖示符號說明： 1 金/鍺/鎳2 5×1018cm-3n+型磊晶層3 5×1017cm-3n+型磊晶層4 導電層5 未摻雜緩衝區6 半絕緣基板7 光阻8 開窗9 氧化層充填之區域10 空氣充填(凹槽) 實施例說明： 請參閩第一圖(a)，其係為一典型砷化鎵未做閘極前(Ungated)金屬-半導體元件(MESFET)剖面結構圖。該結構包括歐姆接觸金屬(金/鍺/鎳)1、5×1018cm-3摻雜濃度n+型磊晶層2、5×1017cm-3摻雜濃度n+型磊晶層3、導電層4、未摻雜緩衝區5、半絕緣基板等。第一圖(b)一典型並以光阻作為氧化遮罩之實施程序。該程序包括下列步驟： 對熟知此技術之人士而言，本案所提供之半導體元件結構並不限於第一圖(b)而巳，任何均等變化或修飾之結構與積體電路、光電元件之應用，在此皆可併入參考。另外本案實施例所述之砷化鎵基版亦不受限，任何適用本案方法之IIIA族系列材料亦可併入參考。A.旋塗光阻7於晶片上。B.烘烤。C.將光阻開窗8，定義出元件間之隔離區(即將欲實施隔離之區域上之光阻移除)。D.去離子純水清洗晶片。E.烘烤。F.室溫選擇性氧化(時間視所需隔離深度而定)。 如第一圖(c)所示，圖中V型區表示經氧化後被氧化層充填之區域9，另外，第一圖(d)為另一以島狀隔離之元件剖面圖，亦即在隔離區上以蝕刻溶液將導電層蝕刻至相同之隔離深度，如圖中之空氣充填(凹槽)10，做為本案所提方法之對照。G.去離子純水清洗晶片。H.光阻去除。I.以去離子純水清洗晶片。 如上所述，程序A中所使用的氧化遮罩材料若非光阻，則程序H之光阻去除及程序B、E等烘烤可不實施。 另外，下述程序可提昇元件隔離的特性但非必要。 J.氧化後熱處理。將已作元件隔離的晶圓置於200~450℃之氮氣、笑氣(N2O)、氧氣、氫/氮混合氣體或惰性氣體環境中，已知可以降低氧化層漏電流密度，熱處理不宜高於450℃，因在更高溫下，氧化層之物埋結構會發生改變。 上述步驟之詳細實施方法及說明如下述：藉由一般積體電路製造中常用的微影技術，可以準確地覆蓋光阻膜於指定型狀區域，因光阻係為一不耐高溫的有機材料，故包含光阻膜之後續製程必須為低溫製程，如電漿增強(Plasma enhanced)或高密度電漿(High densityplasma)技術等等，而高溫製程如氧化等就無法應用於包含光阻膜之製程，然而，上述之低溫液相III-V族半導體絕緣層之製程方法可以克服此種限制，因該技術係在低溫(室溫~70℃)下藉化學溶液增強砷化鎵的氧化效率的方法，並且在製程中溶液的酸鹼度受到全程控制(pH=3~5)，在這些條件下，光阻膜的物理及化學性質穩定，且氧化層本身即為電氣絕緣性，故適用於本案所提出之砷化鎵積體電路元件隔離製程。 如所述砷化鎵積體電路元件隔離製程中所應用的室溫選擇性氧化技術(程序F)，係根據中華民國專利發明第096624號「低溫液相III-V族半導體絕緣層之製程方法」(美國專利US595851g「Method for forming oxide filmon III-V substrate」)，其製程方法流程於前述專利中有說明，在此亦可併入參考。 困為高溫製程無法適用於積體電路製造之後段製程，相較於熱氧化隔離或離子佈植隔離，如所述碑化鎵積體電路元件隔離製程的低溫操作特點亦可使得隔離得以應用在後段製程上，增加了製程整合上之彈性。 上述氧化技術應用於碑化鎵積體電路元件隔離製程之另一優點為平面化表面，可從實驗中得知，在完咸氧化隔離後，氧化之區域其高度與未氧化之區域高度相當，吾人於另一試驗性晶片上以光阻分別定義出1、2、3、4以及5μm寬之隔離區為例，經氧化後，包含氧化層之表面剖面(Profile)如第二圖中虛線所示，不同於島狀隔離的是本隔離製程並不會造成大的高度落差，此結果有利於後續沉積(Deposition)製程之階梯覆蓋(Step coverage)，並且過度的高度差亦增加了後續對率程序之便，以稀釋的氫氟醃將氧化層完全移除後。表面剖面如第二圖中實線所示，可驗證出氧化層之深度及形態。 在相同的條件下，隔離區氧化層之成長深度(即氧化層的表面至底部之間的距離)正相關於光阻開窗區域的寬度，亦即，隔離區的寬度愈寬，在相同條件下氧化深度愈深，除去氧化物後的表面剖面(Profile)如第二圖中實線所示，藉由此一性質，可設訐不同寬度之元件隔離區，在同一吹的氧化程序中，得到不同的隔離深度。 至於電絕緣性方面，如以未經熱處理的隔離程序，隔離深度至少為導電層層之總厚，如第一圖(c)所示，經絕緣後，以深度2500埃者(第一圖(d))為例，其兩端歐姆電阻為隔離前的106倍，與以島狀方法隔離者相當，將徹分電阻值對-5至+5伏特偏壓作圖如第三圖所示。 綜上所述，本案為一種平面化砷化鎵積體電路元件隔離製程，本製程的隔離氧化層製作應用了一種低溫液相III-V族半導體絕緣層之技術，該系統在近室溫下(室溫~70℃)操作，利用該技術不會對金屬或光阻膜產生破壞的低溫特性，以金屬或光阻膜作為穩定的遮罩，實施選擇性的氧化，可將隔離製程步驟及設備大為簡化，特別是成長的氧化層會自動地與遮罩下的原平面等高的特性，可達成平面化的元件隔離，並且，藉由調變隔離區開窗寬度及氧化製程的相關參數，可得到不同的隔離深度及寬度，以提升製程整合的彈性，實具產業之價值。 本案得由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。 [圖式簡單說明] 第一圖(a)~(c)：以本案最佳實施例砷化鎵積體電路元件隔離製程程序實施之元件剖面流程圖。第一圖(d)：以習之蝕刻方式隔離之元件剖面圖。第二圖：一試驗性晶片上以光阻分別定義出1、2、3、4以及5μm寬之隔離區，在完成氧化隔離後，未移除氧化層前(虛線)與移除後(實線)之表面剖面圖，其中，Y軸為相對高度。第三圖：元件兩端量測到的微分歐姆電阻值，其中，方點、虛線及圓點分別表示以島狀隔離法、未隔離前及本案所提之方法所得到的電特性。
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| 十、申請專利範圍： | |
| 1.一種隔離製程，應用於以III-V族系列材料為基礎的半導體元件、積體電路及光電元件等製作上，該方法係利用遮罩所切割出的隔離區，以低溫氧化法將III-V族系列材料於特定區域氧化至一特定深度，裨使其達到元件間之電氣隔離。 2.如申請專利範圍第1項所述之隔離製程，其中該III-V族系列材料係選自以IIIA族金屬如鋁、鎵、銦等和VA族如砷等組成之化合物或多元素化合物。 3.如申請專利範圍第2項所述之隔離製程，其中該III-V族系列材料係以砷化鎵為佳。 4.如申請專利範圍第1項所述之隔離製程，其中氧化法係為化學輔助液相氧化法，其係可於一低溫環境下無電極(Electroless)快速成長一隔離區氧化層於該III-VA族系列材料上。 5.如申請專利範圍第4項所述之隔離製程，其中該氧化法所使用之化學溶液為由偏酸性IIIA族金屬硝酸鹽溶液與氨水所配製成之一薄膜成長溶液。 6.如申請專利範圍第1項所述之隔離製程，其中該氧化法可形成一具平面化表面，於完成氧化隔離後，該隔離區氧化之高度與未氧化之區域高度相當，以利於後續沈積(Deposition)製程之階梯覆蓋(Step coverage)，且所形成之適度高度差亦可增加後續對準程序之便。 7.如申請專利範圍第1項所述之隔離製程，其中該低溫係以室溫至小於70℃之間為佳。 8.一種隔離製程，應用於半導體元件、積體電路及光電元件等製作上，該製程包括下列步驟：(a).供一以III-VA族系列材料為基礎之晶片；(b).形成一氧化遮罩材料層於該晶片上；(c).藉該氧化遮罩材料層以定義元件之隔離區域；以及(d).以低溫選擇性氧化方式於該晶片上形成具平面化表面之隔離區氧化層，裨使其達到元件間之電氣隔離。 9.如申請專利範圍第8項所述之隔離製程，其中步驟(b)中所使用的氧化遮罩材料可為光阻，或貴金屬材料如金與其它不與氧化過程中所使用之化學溶液產生化學反應者為之。 10.如申請專利範圍第8項所述之隔離製程，其中該步驟(d)係在低溫下藉化學溶液增強III-V族系列材料的氧化效率的方法，因該溶液在製程中酸鹼值受到全程控制(pH=3~5)，藉此使該氧化遮罩材料層的物理及化學性質穩定。 11.如申請專利範圍第8項所述之隔離製程，其中該步驟(c)包括移除部份該氧化遮罩材料以於該晶片預定形成元件隔離之區域上形成一開窗。 12.如申請專利範圍第11項所述之隔離製程，其中該開窗係藉由包括了曝光(Exposure)即顯影(Develop)的微影技術為之。 13.如申請專利範圍第8頂所述之隔離製程，其中低選擇性氧化係應用低溫液相IIIA族半導體絕緣層之製程方法為之。 14.如申請專利範圍第8項所述之隔離製程，其中步驟(a)係可由旋轉塗佈方式為之。 15.如申請專利範圍第8項所述之隔離製程，其中步驟(b)之後更可包括一烘烤步驟。 16.如申請專利範圍第8項所述之隔離製程，其中步驟(d)之後更可包括以去離子水清洗該晶片以及烘烤之步驟。 17.如申請專利範圍第8項所述之隔離製程，其中步驟(d)之後更可包括下列步驟：(d1)以去離子水清洗該晶片；(d2)去除該氧化遮罩材料；(d3)清洗該晶片；以及(d4)氧化後熱處理該晶片。 18.如申請專利範圍第17項述之隔離製程，其中該步驟(d2)係將晶片浸泡於溶劑如丙酮中，或以積體電路製造技術中的電漿剝除(Plasma strip)法為之。 19.如申請專利範圍第17項述之隔離製程，其中該步驟(d4)之熱處理係將晶圓置於200~450℃之氮氣、笑氣(N20)、氧氣、氫/氮混合氣體或惰性氣體環境數分鐘至二小時，用以降低氧化層漏電流密度。 |
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| 十一、圖式： | |
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