| 專利範圍 |
1.一種內建式自我產生器之架構,包含:
(1)位址產生器(Address Generator),
(2)計數器(Counter),(3)自我檢查器(self checker),(4)內建式自我測試控制器(BIST
Controller),(5)N個待測試記憶體及其輸出入暫存器(I/O)等元件;
其特徵係在同一晶片中,可同時測試大小不同之記憶體,且上述之大小不同記憶體包括位址
和字元長度都不同。
2.如申請專利範圍第1項所述之內建式自我測試器架構,所有記憶體都共用同一個位址產生
器,其位址產生器的正反器之個數以最大待測記憶體的位址來決定,而較小的各記憶體依照
其位址線的多寡分別從位址產生器最小的輸出端接起。位址產生器之第一種架構方式,由線
性回授位移暫存器(linear feedback shift register)串聯而成。
3.如申請專利範圍第1項所述之內建式自我產生器架構,其位址產生器之第二種架構方式,
由線性回授位移暫存器(linear feedback shift register)和正反器(DFF)串聯而成。
4.如申請專利範圍第1項所述之內建式自我產生器架構,在本架構中把每個記憶體各自之輸
入/輸出端的暫存器串成一條掃描鏈,然後並行接到內建式自我測試控制器之資料輸入端
(datainput);在輸出部份,把所有待測記憶體的輸入/輸出端之掃描鏈都以並行方式接到
自我檢查器做錯誤偵錯。
5.如申請專利範圍第1項所述之內建式自我產生器架構,其自我檢查器是由NOR邏輯閘和AND
邏輯閘來組成。
6.如申請專利範圍第1項所述之內建式自我產生器架構,當位址產生器所產生的位址超過記
憶體的位址時,則記憶體的輸出資料將因多工器(MUX)之切換而由內建式自我測試控制器的
預期資料(expecteddata)取代;當計數器的範圍已經超過記憶體的位元數(bit)時,字元關
閉訊號(wordenable)其邏輯為"1",記憶體的輸出資料將因多工器(MUX)之切換而由內建式自
我測試控制器的預期資料(expecteddata)取代。
7.如申請專利範圍第1項所述之內建式自我產生器架構,其內建式自我測試控制器是由簡單
的強生計數器來完成。而強生計數器是用來產生記憶體的測試演算法(March C-)之所有的控
制訊號:包括上數下數訊號線(updown)資料輸入訊號(datainput)及預期資料
(expecteddata)。
8.如申請專利範圍第1項所述之內建式自我產生器架構,其測試演算法(March C-)有6個
March elements而其位址上數及下數之順序分別為上數、上數、上數、下數、下數、下數,
因此用3個DFF的強生計數器來完成而由第3個DFF之輸出端來提供上數下數訊號線(updown)。
9.如申請專利範圍第1項所述之內建式自我產生器架構,以強生計數器的輸出端經XOR閘來提
供資料輸入訊號線(datainput)。
圖式簡單說明:
第一圖本發明使用不同大小記憶體的內建式自我測試之整體架構圖
第二圖使用於不同大小記憶體的自我檢查器之架構圖
第三圖位址產生器的架構圖
第三圖a位址產生裝之第一組線性回授位移暫存器的線路圖
第三圖b位址產生器之第二組線性回授位移暫存器的線路圖
第四圖位址產生器的另一架構圖
第五圖內建式自我測試之較詳細線路圖
第六圖內建式自我測試控制器之整體架構圖
第七圖待測記憶體為兩個時之內建式自我測試控制器的線路圖 |
