216_090-001AP-TW

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216_090-001AP-TW

發佈日期 : 2009-04-29

DTD版本：

1.0.0

發明專利說明書


※申請案號：090113632	※I P C 分類：

一、	發明名稱：
	褶層型電容結構與製程方法(全文下載)

二、

中文發明摘要：

一種褶層型電容結構與製造方法，係利用電容並聯時，電容值相加的原理，實際應用於褶層型電容的結構，可應用於例如晶片型電容、晶片型電容陣列等小型化被動元件，也可應用於DRAM的記憶單元等需要單位面積電容值提高的IC製程上。其中電容器之下電極、介電層、與上電極係以一褶層方式堆疊而成，且下電極與上電極各自成一梳狀結構，此外下電極與上電極之梳狀結構係以一距離相互間隔且穿插排列，而介電層則係位於下電極與上電極之間。

三、

英文發明摘要：

四、	指定代表圖：
	(一)本案指定代表圖為：第（　　）圖
	(二)本代表圖之元件符號簡單說明：

五、	本案若有化學式時，請揭示最能顯示發明特徵的化學式：

六、	發明說明：
	【發明所屬之技術領域】
[n]	本發明係有關於一種電容器(Capacitor)結構與製造方法，特別是有關於一種褶層型(Folded-type)電容結構與製造方法，可在積體電路(IC)製程上增加電容面積，同時得到增加電容值的效果，除可應用於例如晶片型電容、晶片型電容陣列等小型化被動元件的電容小型化外，更可應用於動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)的記憶單元等需要單位面積電容值提高的IC製程上。
	【先前技術】
[n]	動態隨機存取記憶體是一種廣泛應用的積體電路元件，尤其在今日資訊電子產業中更佔有極重要的地位。近年來由於各類電子元件均朝高積集度及高速率運作及微小化的方向發展。對於DRAM的記憶單元來說，在積體化後，因為電容電極接觸面積變小，造成電容量下降，因此目前有溝槽型(Trench-type)、堆疊型(Stacked-type)以及冠型(Crown-type)等三種增加電容電極接觸面積方法，使得電容量的提昇。隨著製程技術的演進，目前生產線上常見的動態隨機存取記憶單元(DRAM cell)大多是由一電晶體T和一電容器C所構成，如第1圖的電路圖所示者。基本上，電晶體T的源極(source)係連接到一對應的位元線(bit line)BL，汲極(drain)連接到電容器C的儲存電極(storage electrode)，而閘極(gate)則連接到一對應的字元線(word line)WL，電容器C的相對電極(opposed electrode)係連接到一固定電壓源，而在儲存電極和相對電極之間則設置一介電質層。如熟習此藝者所知，電容器C是用來儲存電荷以提供電子資訊的，其應具有足夠大的電容量，方可避免資料的流失並減低充電更新(refresh)的頻率。在傳統少於一百萬位元(1MB)的DRAM元件製程中，一般多利用二度空間構造的電容器來儲存資料，亦即泛稱的平坦型(Planar-type)電容器。然而，平坦型電容器需佔用相當大的基板面積，方足以提供足夠的電容量，故並不適於目前日益高度積集化之DRAM元件的製程。因此，高度積集化的DRAM元件，例如大於一千六百萬位元(16M)的儲存容量者，必須利用三度空間結構的電容器來實現，例如所謂的溝槽型或堆疊型電容器記憶元件。其中，由於蝕刻溝槽來製作電容時不可避免地會在基板產生晶格缺陷(Defects)，造成漏電流的增加而影響元件性質，並且隨著溝槽縱橫比(Aspect Ratio)的增大，其蝕刻速率亦將遞減，不僅製程難度增加也影響了生產效率，因此實際生產線上使用此類溝槽型電容器製程的並不普遍。相反地，堆疊型電容器記憶元件的製程則不會有上述缺點，因此許多技術研發均係針對此一型式的記憶元件進行改良，用以達到在記憶元件尺寸縮小時，仍能確保提供足夠大之電容量的目的。為了提高電容器C的電容量，可從兩個方向著手：一是減小介電質層的厚度，一是增加儲存電極的表面積。在減小介電質層的厚度方面，現今製造的記憶元件電容器均已使用極薄之介電質層，然而其厚度並非可無限制地減小，當介電質層的厚度小於50A時，即可能因直接載子隧穿(Direct Carrier Tunneling)而產生過大的漏電流，影響元件的性質。因此，許多研發都致力於增加儲存電極的表面積，藉以提升電容器的電容量。各種改良製程中，於儲存電極上形成凹凸不平的粗糙(Rugged)表面構造，用以增加儲存電極的表面積，達到提升電容器之電容量的目的，是一種簡單而有效的方法。然而，習知製程中多係於形成粗糙表面構造後，才進行蝕刻程序來定義出各電容器範圍的，故其所製得的儲存電極的整體表面積增加有限，提升電容量的效果受到限制，影響元件之性質，因此有必要謀求改善之道。
	【發明內容】
[n]	鑒於上述之發明背景中，習知電容器及其製程均有待改進，因此本發明之目的係提供一種在IC製程上增加電容面積的結構與方法，相對於一般增大面積的方法，有較簡易的製程步驟。
[n]	本發明之另一目的就是提供一種電容器，其相較於如上所述的習知電容器，因為本發明電容器中層與層的高度落差較小，約小於1500埃，所以有利於階梯覆蓋(Step Coverage)的能力。
[n]	本發明之再一目的就是提供一種褶層型電容器，其下電極表面係經過粗糙化處理，因此可進一步增加電容值。
[n]	本發明之再一目的就是提供一種褶層型電容結構，是利用電容並聯時，電容值相加的原理，實際應用於褶層型電容的結構，可應用於例如晶片型電容、晶片型電容陣列等小型化被動元件，也可應用於DRAM的記憶單元等需要單位面積電容值提高的IC製程上。
[n]	依據本發明之上述目的，因此本發明提供一種褶層型電容器之結構，至少包括：一下電極；一介電層；以及一上電極，其中該下電極、該介電層、與該上電極係以一褶層數目堆疊而成，該下電極與該上電極各自成一梳狀結構，且該下電極與該上電極之該梳狀結構係以一距離相互間隔且穿插排列，而該介電層則係位於該下電極與該上電極之間。
[n]	根據本發明之上述目的本發明另外提供一種褶層型電容器之製造方法，至少包括下列步驟：a.提供一基板；b.形成一第一導體層於該基板上；c.形成一第一介電層覆蓋部分之該第一導體層與該基板，且曝露出另一部份之該第一導體層；以及d.形成一第二導體層覆蓋部分之該第一介電層與該基板，且曝露出另一部分之該第一介電層。e.形成一第二介電層覆蓋曝露出之該第一介電層與部分之該第二導體層，且曝露出另一部分之該第二導體層；f.形成一第三導體層覆蓋曝露出之該第一導體層與部分之該第二介電層，曝露出部分之該第二介電層；g.形成一第三介電層覆蓋曝露出之該第二介電層與部分之該第三導體層，曝露出另一部分之該第三導體層；以及h.形成一第四導體層覆蓋曝露出之該第二導體層與部分之該第三介電層，曝露出另一部分之該第三介電層。
	【實施方式】
	【圖式簡單說明】
[n]	本發明的較佳實施例將於往後之說明文字中輔以下列圖形做更詳細的闡述，其中：
[n]	第1圖係繪示習知動態隨機存取記憶單元之電路圖；
[n]	第2A圖與第2B圖係繪示依據本發明較佳實施例之光罩示意圖；
[n]	第3A圖至第3N圖係繪示依據本發明一較佳實施例之一種電容器之製程剖面圖；
[n]	第4圖係依據本發明之層數對電容密度之數據圖；
[n]	第5圖係繪示依據本發明一較佳實施例之一種DRAM之電容器之剖面示意圖；
	【主要元件符號說明】
[y]	T．．．電晶體
[y]	BL．．．位元線
[y]	WL．．．字元線
[y]	C．．．電容器
[y]	10、12、14．．．光罩
[y]	20、104．．．基板
[y]	22、28、34、40、44、48、52．．．光阻層
[y]	24、30、36、42、46、50、54．．．開口
[y]	26a、26b．．．導體層
[y]	32a、32b、32c．．．介電層
[y]	38a、38b．．．導體層
[y]	100．．．電容器
[y]	102．．．接觸窗
[y]	106．．．電晶體

七、

申請專利範圍：

1.一種褶層型電容器之結構，至少包括：一下電極；一介電層；以及一上電極，其中該下電極、該介電層、與該上電極係以一褶層數目堆疊而成，該下電極與該上電極各自成一梳狀結構，且該下電極與該上電極之該梳狀結構係以一距離相互間隔且穿插排列，而該介電層則係位於該下電極與該上電極之間。
2.如申請專利範圍第1項所述之褶層型電容器之結構，其中該褶層數目係三層褶層。
3.如申請專利範圍第1項所述之褶層型電容器之結構，其中該下電極之材質包括多晶矽。
4.如申請專利範圍第3項所述之褶層型電容器之結構，其中該下電極表面上更包括形成有一隆起結構。
5.如申請專利範圍第1項所述之褶層型電容器之結構，其中該下電極之材質包括多晶矽/氮化鈦。
6.如申請專利範圍第5項所述之褶層型電容器之結構，其中該下電極之多晶矽表面上更包括形成有一隆起結構。
7.如申請專利範圍第1項所述之褶層型電容器之結構，其中該下電極之材質包括鋁。
8.如申請專利範圍第1項所述之褶層型電容器之結構，其中該下電極之材質包括鋁/氮化鈦。
9.如申請專利範圍第1項所述之褶層型電容器之結構，其中該介電層之材質包括五氧化二鉭。
10.如申請專利範圍第1項所述之褶層型電容器之結構，其中該介電層之材質包括氧化鈦。
11.如申請專利範圍第1項所述之褶層型電容器之結構，其中該介電層之材質包括氧化矽/氮化矽/氧化矽(ONO)。
12.如申請專利範圍第1項所述之褶層型電容器之結構，其中該介電層之材質包括鈦酸鍶鋇(BST)。
13.如申請專利範圍第1項所述之褶層型電容器之結構，其中該介電層之材質包括鋯鈦酸鉛(PZT)。
14.如申請專利範圍第1項所述之褶層型電容器之結構，其中該介電層之材質包括氮氧化矽(SiON)。
15.一種褶層型電容器之製造方法，至少包括：a.提供一基板；b.形成一第一導體層於該基板上；c.形成一第一介電層覆蓋部分之該第一導體層與該基板，且曝露出另一部份之該第一導體層；以及d．形成一第二導體層覆蓋部分之該第一介電層與該基板，且曝露出另一部分之該第一介電層。
16.如申請專利範圍第15項所述之褶層型電容器之製造方法，其中更包括下列步驟：e.形成一第二介電層覆蓋曝露出之該第一介電層與部分之該第二導體層，且曝露出另一部分之該第二導體層；f.形成一第三導體層覆蓋曝露出之該第一導體層與部分之該第二介電層，曝露出部分之該第二介電層；g.形成一第三介電層覆蓋曝露出之該第二介電層與部分之該第三導體層，曝露出另一部分之該第三導體層；以及h.形成一第四導體層覆蓋曝露出之該第二導體層與部分之該第三介電層，曝露出另一部分之該第三介電層。
17.如申請專利範圍第15項所述之褶層型電容器之製造方法，其中該步驟b之形成該第一導體層之步驟更包括：形成一光阻層覆蓋該基板；使用一第一光罩對該光阻層進行曝光顯影步驟，藉以形成一開口；形成該第一導體層覆蓋該光阻層且填入該開口中；以及去除該光阻層與位在該光阻層上之該第一導體層，保留位在該開口中之該第一導體層。
18.如申請專利範圍第15項所述之褶層型電容器之製造方法，其中該步驟c之形成該第一介電層之步驟更包括：提供一光阻層；使用一第二光罩對該光阻層進行曝光顯影步驟，藉以形成一開口；形成該第一介電層覆蓋該光阻層且填入該開口中；以及去除該光阻層與位在該光阻層上之該第一介電層，保留位在該開口中之該第一介電層。
19.如申請專利範圍第15項所述之褶層型電容器之製造方法，其中該步驟d之形成該第二導體層之步驟更包括：提供一光阻層；使用一第三光罩對該光阻層進行曝光顯影步驟，藉以形成一開口；形成該第二導體層覆蓋該光阻層且填入該開口中；以及去除該光阻層與位在該光阻層上之該第二導體層，保留位在該開口中之該第二導體層。
20.如申請專利範圍第16項所述之褶層型電容器之製造方法，其中該步驟e之形成該第二介電層之步驟更包括：提供一光阻層；使用一第二光罩對該光阻層進行曝光顯影步驟，藉以形成一開口；形成該第二介電層覆蓋該光阻層且填入該開口中；以及去除該光阻層與位在該光阻層上之該第二介電層，保留位在該開口中之該第二介電層。
21.如申請專利範圍第16項所述之褶層型電容器之製造方法，其中該步驟f之形成該第三導體層之步驟更包括：提供一光阻層；使用一第一光罩對該光阻層進行曝光顯影步驟，藉以形成一開口；形成該第三導體層覆蓋該光阻層且填入該開口中；以及去除該光阻層與位在該光阻層上之該第三導體層，保留位在該開口中之該第三導體層。
22.如申請專利範圍第16項所述之褶層型電容器之製造方法，其中該步驟g之形成該第三介電層之步驟更包括：提供一光阻層；使用一第二光罩對該光阻層進行曝光顯影步驟，藉以形成一開口；形成該第三介電層覆蓋該光阻層且填入該開口中；以及去除該光阻層與位在該光阻層上之該第三介電層，保留位在該開口中之該第三介電層。
23.如申請專利範圍第16項所述之褶層型電容器之製造方法，其中該步驟f之形成該第四導體層之步驟更包括：提供一光阻層；使用一第三光罩對該光阻層進行曝光顯影步驟，藉以形成一開口；形成該第四導體層覆蓋該光阻層且填入該開口中；以及去除該光阻層與位在該光阻層上之該第四導體層，保留位在該開口中之該第四導體層。

八、	圖式：
	第1圖第2A圖第2B圖第3A圖第3B圖第3C圖第3D圖第3E圖第3F圖第3G圖第3H圖第3I圖第3J圖第3K圖第3L圖第3M圖第3N圖第4圖第5圖

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