081_093-038AP-TW

:::

081_093-038AP-TW

發佈日期 : 2009-04-29

發明專利說明書


※申請案號：093119313	※I P C 分類：

一、	發明名稱：
	類比至數位轉換器之測試架構與測驗方法(全文下載)

二、

中文發明摘要：

一種n位元類比至數位轉換器(簡稱ADC)之測試架構與測試方法，其主要係包括：一控制電路、一步階斜坡訊號產生電路、一多工器、一n+m位元計數器及測試分析電路所組成(m=1,2,3...，依測試精確度而定)；一時脈訊號除了當作至n+m位元計數器之時脈控制訊號，同時連接至控制電路進行週期、振幅及工作週期等調整動作，再連接至步階斜坡訊號產生電路來積分後當作測試訊號源，如此步階斜坡訊與計數器可完全同步，以n+m位元計數器當作參考訊號與n位元 ADC輸出碼比對，達以數位化電路來分析ADC性能之目的，此測試架構中將整個積分時間分成數區段，各區段有不同的工作週期，以增加積分時間來補償電容漏電效應，進而提高斜坡訊號線性度。

三、

英文發明摘要：

四、	指定代表圖：
	(一)本案指定代表圖為：第二圖
	(二)本代表圖之元件符號簡單說明：
	11．．．控制電路
	12．．．步階斜坡訊號產生電路
	13．．．多工器
	14．．．待測元件
	15．．．n+m位元計數器
	2．．．測試分析電路
	21．．．整體非線性誤差電路
	22．．．差分非線性誤差測試電路

五、	本案若有化學式時，請揭示最能顯示發明特徵的化學式：

六、	發明說明：
	【發明所屬之技術領域】
[n]	本發明係關於一種類比至數位轉換器之測試架構與測試方法，當作n+m位元計數器之時脈訊號(n為ADC數位輸出碼，m=1,2,3依據精確度而定)，同時連接至控制電路進行週期、振幅及工作週期等調變動作，再經由步階斜坡訊號產生電路積分後，產生步階式斜波訊號當作測試訊號源，積分過程中將訊號之積分時間分成數區段，各區段有不同工作週期，使各分段訊號積分時間不同，而可克服因積分器中電容器會隨訊號電壓增高而電流漏失隨之增加的問題，而產生高精確度測試訊號，此設計可以使步階斜坡訊號與n+m位元計數器完全同步，斜坡訊號之電壓值可以對應至計數器值，如此可以將n+m位元計數器輸出當作參考訊號，與 ADC之輸出碼比對，達測試ADC參數之目的，如此測試分析電路可以完全數位化來設計，簡化了電路設計，且提高測試架構精確度。
	【先前技術】
[n]	現今積體電路設計與製造技術進步快速，所有系統均朝將電路整合於單一晶片的方向發展，不僅使晶片中電路複雜度大幅增加，且晶片中如包含類比電路，會使晶片測試更加困難，造成測試成本不斷提升。混合訊號晶片測試問題，最有效的解決方法是使晶片中每一元件均具有可測性的設計(Design for Testability, DFT)，以提供自我的測試能力，而類比-數位轉換器(Analog-to Digital Converter, 簡稱ADC)亦為混合訊號晶片中最主要元件之一，而如何準確的偵測ADC內的靜態與動態特性參數，以提高晶片品質為業界與學界欲共同努力之目標。
[n]	習知應用於類比-數位轉換器(ADC)之自我測試架構，其主要是偵測轉換器內的靜態與動態特性參數，其中該靜態參數包括有偏移誤差(Offset Error)，增益誤差(Gain Error)，整體非線性誤差(Integral Non-linearity, INL)和差分非線性誤差(Differential Non-linearity, DNL)等，而動態參數亦包含有訊號隱定時間(Settling Time)，訊號/雜訊比(Signal-to-Noise Ratio, SNR)及總諧振偏差(Total Harmonic Distortion, THD)，有效位元(Effective Number of Bits, ENOB)等。
[n]	而上述參數測試可在頻域或時域進行，而在頻域進行時一般均以Fast Fourier Transform來分析元件輸出訊號之特性，多使用正弦波或三角波當測試訊號源，但其計算程序複雜，而需要有高效率的處理器(CPU)進行計算，且需使用較多的記憶空間來儲存資料，消耗大量的硬體資源，故一般均將輸出訊號連接至外部測試設備來進行分析處理，而較少應用內建式之設計。在時域進行參數測試部分，需提供一精密高之參考電壓來當作參考值，以方便對ADC之靜態特性參數進行分析比較，但對於高解析度之轉換器中，將參考電壓實施於單一晶片中，需佔用大量晶片面積，使整體面積相對擴大，間接增加設計及製造成本負擔，且經由類比開關執行參考電壓之切換動作，亦會影響到參考電壓精確度，測試速度也相對較慢，造成測試成本相對的提高，故無法應用於高解析度轉換器，而常為人所詬病。
[n]	如第一圖所示，係為習用一般靜態參數測試之示意圖。係由一組電壓值A1輸入至待測元件A2之輸入端，並將輸出端接至數位至類比轉換器A3，藉由數位至類比轉換器A3轉換成類比訊號，經由一比較器A4比對待測元件A2之輸入電壓值(V_in)與數位至類比轉換器A3之輸出電壓值(V_out)間誤差值，達到分析ADC特性參數之目的，此測試架構除了有上述參考電壓所產生問題外，還須要一個高精度的數位-類比轉換器A3，如內建在晶片中，會消耗大量晶片面積。
[n]	而習用技術一般使用正弦波或三角波當測試訊號源，再利用統計方法加以分析，但其計算程序複雜，且須提供CPU與記憶體等硬體資源作為運算之用，故較少應用內建式之設計。
[n]	而另一種使用上升或下降斜坡訊號當測試訊號源，但因訊號線性度無法有效提高，雖應用內建式之設計實施自我測試，但無法應用於高解析度轉換器。再者，習用測試方法，因訊號採連續時間積分，電路中之電容器會隨積分電壓增高，讓電容器內電流流失之情形更加嚴重，而常常為人所詬病。
[n]	因此，如何取得更為良好的轉換器自我測試架構與測試方法，乃為業界普遍的問題。
[n]	本案發明人有鑑於傳統測試方法所衍生問題，乃亟思加以研究，終能構思一良善的解決方案，期能提供業界更為方便實用的測試架構。
	【發明內容】
[n]	本發明之主要目的係提供一種類比至數位轉換器之測試架構與測試方法，將積分器產生之輸出訊號分成數區段，而調整各區段輸入積分器之脈波訊號的工作週期，工作過期長有效積分時間增加，用以克服測試過程中電容器漏電之問題。
[n]	本發明之次要目的即在於提供一種類比至數位轉換器之測試架構與測試方法，係將時脈訊號經由積分後產生步階式斜波訊號當作測試訊號源，步階斜坡訊號與一 n+m位元計數器完全同步，斜坡訊號之電壓值與計數器輸出值成正確對應，由計數值可推估得斜坡訊號之電壓值，如此可以將n+m位元計數器輸出當作參考訊號，與n位元ADC之輸出碼比對，達到測試ADC之目的，如此方式測試分析電路可以完全數位化，使測試過程簡單且無須佔用硬體資源，而可大大降低測試成本。
[n]	本發明之另一目的即在於提供一種類比至數位轉換器之測試架構與測試方法，可以規則性方法設計出測試分析電路，將類比至數位轉換器之n位元與n+m位元計數器之n個最高有效位元比對是否相同，即可測試偏移誤差、增益誤差與整體非線性誤差，而分析n+m位元計數器中之m個最低有效位元，即可分析差分非線性誤差，提高m值可以提高測試架構之精確度，不同m值，可以規則性方法設計出測試分析電路。
[n]	本發明之又一目的係提供一種類比至數位轉換器之測試架構與測試方法，分區段調整測試訊號之工作週期，以產生高精度測試訊號增加測試數據之準確性。
[n]	為達上述之目的，當一時脈訊號輸入後除了當作至n+m位元計數器之時脈控制訊號，同時連接至控制電路進行週期、振幅及工作週期等調整動作，再連接至步階斜坡訊號產生電路的輸入端，經步階斜坡訊號產生電路積分後產生步階式斜波訊號當作測試訊號源，輸入至待測元件(ADC)，將ADC之數位輸出碼與n+m 位元計數器之輸出碼輸入至測試分析電路執行靜態與動態特性參數之分析，藉由測試架構中將整個積分時間分成數區段，各區段有不同的工作週期，電壓愈高工作週期愈長，以增加積分時間來補償電容漏電效應，進而提高斜坡訊號線性度與準確度。
[n]	而步階斜坡訊號每一斜坡小段(如n位元ADC分成2ⁿ-1小段)之中間電壓值正好為ADC數位輸出由k改變為k+1時相對於類比輸入訊號，如容許偏移量(精確度)為1/2LSB，則每一斜坡小段積分值為1 LSB(1/2 LSB~3/2 LSB)，分2ⁿ-1 小段積分，故線性度高。數個小段合成一區段，每一區段輸入不同工作週期訊號至步階斜坡訊號產生電路積分，以補償電容漏電效應，此設計可以使步階斜坡訊號與 n+m位元計數器完全同步，如此可以將n+m位元計數器輸出當作參考訊號，與n位元ADC之輸出碼比對，達測試ADC參數之目的，如此測試分析電路可以完全數位化來設計，簡化了電路設計，且提高測試架構精確度。
	【實施方式】
[n]	茲為便於　貴審查委員能更進一步對本發明之構造、使用及其特徵有更深一層，明確、詳實的認識與瞭解，發明人舉出較佳之實施例，配合圖式詳細說明如下：本發明係為一種類比至數位轉換器之測試架構與測試方法，該測試方法包括：輸入一時脈訊號及一電源；將時脈訊號積分形成一步階斜坡訊號；將步階斜坡訊號輸入一待測元件；輸出待測元件與計數器數出之數位碼；比對待測元件與計數器數出之數位碼；以及輸出比對結果。
[n]	首先請參閱第二圖所示，第二圖為本發明之自我測試裝置配置示意圖。其中，為達上述自我測試方法之測試架構，係包括有：一控制電路11，連接至步階斜坡訊號產生電路12的輸入端，係將外部供給之時脈訊號 (Clock)，用以調整時脈訊號之週期、振幅與工作週期(Duty Cycle)，並將調整過後之時脈訊號輸出至該步階斜坡訊號產生電路12；再該控制電路11係由外部提供一驅動電源(V_p)，該電源(V_p)具有振幅微調功能，可調整振幅大小，以克服積體電路(IC)製造所產生之誤差；一步階斜坡訊號產生電路12，係將控制電路11輸入之時脈訊號，經積分動作產生步階斜坡訊號(V_ramp)，提供待測元件14之測試訊號源；(其積分動作可參閱第二之一圖所示)一多工器13，依Test值選擇測試模式；當Test值設定為0時，為待測元件14之正常工作模式，電壓(V_in)可輸入至待測元件14之輸入端，而當Test值設定為1時，即執行校正與測試程序，步階斜坡訊號(V_ramp)訊號可輸入至待測元件14之輸入端；一待測元件14；係為一類比-數位轉換器(ADC)；一n+m位元計數器15；係輸出一計數器輸出碼與步階斜坡訊號(V_ramp) 同步，作為ADC参數分析時的參考值；以及一測試分析電路2，係將待測元件14所輸出之輸出碼及n+m位元計數器15之輸出碼進行測試分析；其中該測試分析電路2係由一整體非線性誤差電路21及一差分非線性誤差測試電路22所組成；其中，該整體非線性誤差電路21；分析待測元件14之n位元數位輸出碼(D_n-1~D₀)與n+m位元計數器15之輸出碼(C_n+m-1~C_m)，以執行偏移誤差、增益誤差與整體非線性誤差之測試；該差分非線性誤差測試電路22；分析n+m位元計數器15之輸出碼(C_m-1~C₀)，以執行測試差分非線性誤差之測試；如第三圖所示，第三圖為本發明之校正程序流程圖。其中，該自我測試系統於自我測試前，需先執行校正程序，以校正步階斜坡訊號(V_ramp)之準確度，該校正程序之步驟如下：步驟31：輸入訊號及電源；Test值設定為1，由外部提供一時脈訊號(Clock)及電源(V_p)至控制電路11；步驟32：量測步階斜坡訊號；量測步階斜坡訊號產生電路12產生之步階斜坡訊號(V_ramp)；步驟33：比對步階斜坡訊號；比對步階斜坡訊號(V_ramp)值，以確認步階斜坡訊號(V_ramp)符合精確度之要求；若比對結果符合要求，則執行步驟35，若比對結果不符合要求，則進行調整執行步驟34；步驟34：調整電源值；調整電源(V_p)值，改變輸入至積分器脈波之振幅，以步階斜坡訊號(V_ramp)之精確度符合要求後，執行步驟32；步驟35：記錄電源值；將電源(V_p)值加以記錄；如第四圖所示，第四圖為本發明之測試程序流程圖。藉由上述所完成之校正程序，以確認步階斜坡訊號(V_ramp)之準確度，始可執行動待測元件14參數的測試，該測試程序之步驟如下：步驟41：輸入訊號及電源；Test值設定為1，由外部提供一時脈訊號(Clock)及電源(V_p)至控制電路11；並將時脈訊號(Clock)輸入至n+m位元計數器15，而該電源(V_p)係為校正記錄後的值；步驟42：產生步階斜坡訊號；經步階斜坡訊號產生電路12積分產生一步階斜坡訊號(V_ramp)；步驟43：訊號輸入待測元件；步階斜坡訊號(V_ramp))經多工器13連接至待測元件14；步驟44：輸出輸出碼；該待測元件14輸出一n位元數位輸出碼(D_n-1~D₀)，並由n+m位元計數器15輸出一輸出碼(C_n+m-1~C₀)；步驟45：將輸出碼傳至測試分析電路；該待測元件14之n位元數位輸出碼(D_n-1~D₀)與n+n位元計數器之輸出碼(C_n+m-1~C_m)，同時輸入到整體非線性誤差測試電路21；步驟46：進行比對；整體非線性誤差測試電路21執行偏移誤差、增益誤差與整體非線性誤差之測試；步驟47：輸出結果；若測試後之偏移誤差、增益誤差與整體非線性參數值均在預定範圍內，則整體非線性誤差測試電路21會輸出一High Level訊號，若超出範圍則輸出一Low Level訊號；請再參閱第五圖所示，第五圖為本發明之靜態測試程序流程圖。另外，前述n+m位元計數器自輸出碼(C_n+m-1~C₀)中分出另一輸出碼(C_m-1~C₀)，供差分非線性誤差測試電路22，執行差分非線性誤差測試，而該靜態測試程序之步驟如下：步驟51：輸出一輸出碼；再該n+m位元計數器15之從輸出碼(C_n+m-1~C₀)中分出另一輸出碼(C_m-1~C₀) 連接至差分非線性誤差測試電路22；步驟52：比對結果；差分非線性誤差測試電路22執行差分非線性誤差測試；步驟53：輸出結果；若差分非線性誤差值在預定範圍內，該差分非線性誤差測試電路22則輸出一High Level訊號，若超出範圍則輸出一Low Level訊號；再者，若該整體非線性誤差測試電路21及差分非線性誤差測試電路22均輸出High Level訊號時，代表待測元件14通過上述四個參數之測試，輸出Pass/Fail=1之結果(High Level)，若其中一個參數超過預定標準範圍，則輸出Pass/Fail=0之結果(Low Level)訊號，提供工程人員判別之依據；藉由本案之測試架構與測試方法，使類比-數位轉換器(ADC)可準確的偵測內部的靜態特性參數，而積分器之輸入端為一經控制電路調整週期、工作週期及振幅之脈波訊號，積分器輸出端各區段訊號相對於輸入端不同工作週期之脈波訊號，用以克服積分器中電容器漏電之問題，而可增加測試參數之準確性，並讓自我測試過程簡單且減少佔用硬體資源，藉以降低測試成本，另本發明之自我測試方法可採獨立設計或內建於晶片中，測試電路構造簡易，且內建於晶片中佔用面積小，而達減少晶片體積之目的者。
[n]	上列詳細說明係針對本發明之一可行實施例之具體說明，惟該實施例並非用以此限定本發明實施之範圍，凡未脫離依本發明技藝精神所為之等效實施與變更，例如：等變化之等效性實施例，均應包含於本案之專利範圍中。
[n]	綜上所述，本案不但在空間型態上確屬創新，並能較習用物品增進上述多項功效，應已充分符合新穎性與進步性之法定發明要件，爰依法提出申請，懇請貴局核准本件發明專利申請案，以勵創作，至感德便。
	【圖式簡單說明】
[n]	請參閱以下有關本發明一較佳實施例之詳細說明及其附圖，將可進一步瞭解本發明之技術內容及其目的功效；有關該實施例之附圖為：
[n]	第一圖為習用一般靜態參數測試之示意圖；
[n]	第二圖為本發明之自我測試裝置配置示意圖；
[n]	第二之一圖為本發明之步階斜坡訊號產生示意圖；
[n]	第三圖為本發明之校正程序流程圖；
[n]	第四圖為本發明之測試程序流程圖；
[n]	第五圖為本發明之靜態測試程序流程圖；
	【主要元件符號說明】
[y]	A1．．．電源值
[y]	A2．．．待測元件
[y]	A3．．．數位至類比轉換器
[y]	A4．．．比較器
[y]	11．．．控制電路
[y]	12．．．步階斜坡訊號產生電路
[y]	13．．．多工器
[y]	14．．．待測元件
[y]	15．．．n+m位元計數器
[y]	2．．．測試分析電路
[y]	21．．．整體非線性誤差電路
[y]	22．．．差分非線性誤差測試電路
[y]	31．．．輸入訊號及電源
[y]	32．．．量測步階斜坡訊號
[y]	33．．．比對步階斜坡訊號
[y]	34．．．調整電源值
[y]	35．．．記錄電源值
[y]	41．．．輸入訊號及電源
[y]	42．．．產生步階斜坡訊號
[y]	43．．．訊號輸入待測元件
[y]	44．．．輸出輸出碼
[y]	45．．．將輸出碼傳至測試分析電路
[y]	46．．．進行比對
[y]	47．．．輸出結果
[y]	51．．．輸出一輸出碼
[y]	52．．．比對結果
[y]	52．．．輸出結果

七、

申請專利範圍：

1.類比至數位轉換器之測試方法，該測試方法包括：輸入一時脈訊號及一電源；將時脈訊號積分形成一步階斜坡訊號；將步階斜坡訊號輸入一待測元件；輸出待測元件與計數器數出之數位碼；比對待測元件與計數器數出之數位碼；以及輸出比對結果。
2.如申請專利範圍第1項所述之測試方法，係包含一校正程序，該校正程序之步驟包括：輸入訊號及電源；量測步階斜坡訊號；比對步階斜坡訊號；調整電源值；記錄電源值；
3.如申請專利範圍第1項所述之測試方法，係包含一測試程序，該測試程序之步驟包括：輸入訊號及電源；產生步階斜坡訊號；訊號輸入待測元件；輸出輸出碼；將輸出碼傳至測試分析電路；進行比對；輸出結果。
4.如申請專利範圍第1項所述之測試方法，係包含一靜態測試程序，該靜態測試程序之步驟包括：輸出一輸出碼；比對結果；輸出結果。
5.一種類比至數位轉換器之測試架構，包括有：一控制電路，用以調整時脈訊號之週期、振幅與工作週期；一步階斜坡訊號產生電路，係將控制電路輸入之時脈訊號，經積分動作產生步階斜坡訊號；一多工器，依Test值選擇測試模式；一待測元件；一n+m位元計數器；，係輸出一計數器輸出碼與步階斜坡訊號同步，作為待測元件參數分析時的參考值；以及一測試分析電路，係將待測元件所輸出之輸出碼及n+m位元計數器之輸出碼進行測試分析。
6.如申請專利範圍第5項所述之測試架構，其中，該控制電路係由外部提供一驅動電源，該驅動電源具有振幅微調功能。
7.如申請專利範圍第5項所述之測試架構，其中，該測試分析電路包括一整體非線性誤差電路及一差分非線性誤差測試電路。
8.如申請專利範圍第7項所述之測試架構，其中，該整體非線性誤差電路係分析待測元件之n位元數位輸出碼與n+m位元計數器中之n個最高位元(C_n+m-1~C_m)輸出碼，以執行偏移誤差、增益誤差與整體非線性誤差之測試。
9.如申請專利範圍第7項所述之測試架構，其中，該差分非線性誤差測試電路係分析n+m位元計數器中之m個最低位元(D_n-1~D₀)輸出碼，以執行測試差分非線性誤差之測試。

八、	圖式：
	第一圖第二圖(代表圖) 第二之一圖第三圖第四圖第五圖

瀏覽數: