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431_088-078CP-TW

發佈日期 : 2009-04-30

公告號 304308
專利名稱 金-絕-半-絕-金式多重負微分電阻元件之製造方法及其結構(全文下載)
公告/公開日 1997/05/01
證書號 086148
申請日 1996/09/06
申請號 085110894
國際分類 H01L-027/26
公報卷期 24-13
發明人 劉文超
賴利溫
申請人 行政院國家科學委員會 台北巿和平東路二段一○六號十八樓
代理人名 江舟峰
摘要 本發明係一種室溫三重,-105℃低溫六重之負微分電阻元件之製造方法及其結構,其由下而上依次包括砷化鎵材料形成之晶圓;砷化鎵材料形成之第一層砷化銦鎵材料形成之第二層砷化鎵鋁材料形成之第三層以及一金屬蒸鍍在第三層上方。其中第二層為有序變化之四層成份變化層。此元件利用砷化銦鎵步階漸變式副量子井內載子連續堆積過程和位障降低效應而產生多重負微分電阻特性,可應用於多值邏輯電路。
專利範圍 1. 一種用以製造金-絕-半-絕-金式多重負微分電阻
元件之方法,包含步驟:
提供一晶圓;
形成一第一層於該晶圓上;
形成一第二層於第一層上方;
形成一第三層於第二層上方;以及
蒸鍍一金屬陰極及陽極於第三層上方;
此元件利用第二層所造成之步階漸變式副量子井內載子連
續堆積過程和位障降低效應而產生多重負微分電阻特性。
2. 如申請專利範圍第1項所述之方法,其中提供晶圓包含
提供半絕緣砷化鎵晶圓。
3. 如申請專利範圍第1項所述之方法,其中形成第一層包
含形成一厚度約0.5um而雜質摻雜濃度約為1�10@su1@
su6cm@su-@su3之n-型第一層。
4. 如申請專利範圍第1項所述之方法,其中形成第二層包
含形成一包括有序變化之四層成份之第二層。
5. 如申請專利範圍第4項所述之方法,其中第二層該四層
成份變化層,各層厚度皆約50埃而雜質摻雜濃度約為1�10@su1@su6cm@su-@su3之n-型砷化銦鎵層;其成份變化銦
和鎵之莫耳百分比為第一層5:95,第二層10:90,第三
層15:85及第四層20:80。
6. 如申請專利範圍第1項所述之方法,其中形成第三層包
含一厚度約200埃而雜質摻雜濃度約為之1�10@su1@su6cm
@su-@su3之n-摻雜砷化鎵鋁第三層。
7. 如申請專利範圍第6項所述之方法,其中第三層由鋁和
鎵莫耳百分比30:70之砷化鎵鋁所形成。
8. 如申請專利範圍第1項所述之方法,其中金屬陰極及陽
極由金元素蒸鍍在第三層上方。
9. 如申請專利範圍第8項所述之方法,其中金元素和第三
層之間為蕭特基接觸。
10. 如申請專利範圍第1項所述之方法,該金-絕-半-
絕-金式多重負微分電阻元件為室溫三重,-105℃低溫六
重之負微分電阻元件。
11. 一種金-絕-半-絕-金式多重負微分電阻元件,其
結構由下而上包括:
一晶圓;
一第一層生長於該晶圓上;
一第二層生長於第一層上方;
一第三層生長於第二層上方;以及
一金屬陰極及陽極蒸鍍在第三層上方;
此元件利用第二層所造成之步階漸變式副量子井內載子連
續堆積過程和位障降低效應而產生多重負微分電阻特性。
12. 如申請專利範圍第11項所述之金-絕-半-絕-金式
多重負微分電阻元件,其中該晶圓由半絕緣砷化鎵所構成

13. 如申請專利範圍第11項所述之金-絕-半-絕-金式
多重負微分電阻元件,其中第一層該層為一厚度約0.5um
而雜質摻雜濃度約為1�10@su1@su6cm@su-@su3之n-型砷
化鎵層。
14. 如申請專利範圍第11項所述之金-絕-半-絕-金式
多重負微分電阻元件,其中第二層該層包括有序變化之四
層成份變化層。
15. 如申請專利範圍第14項所述之金-絕-半-絕-金式
多重負微分電阻元件,其中第二層該四層成份變化層,各
層厚度皆約50埃而雜質摻雜濃度約為1�10@su1@su6cm@su
-@su3之n-型砷化銦鎵層;其成份變化銦和鎵之莫耳百分
比為第一層5:59,第二層10:90,第三層15:85及第四
層20:80。
16. 如申請專利範圍第11項所述之金-絕-半-絕-金式
多重負微分電阻元件,其中第三層該層為一厚度約200埃
而雜質摻雜濃度約為之1�10@su1@su6cm@su-@su3之n-摻
雜砷化鎵鋁層。
17. 如申請專利範圍第16項所述之金-絕-半-絕-金式
多重負微分電阻元件,其中第三層由鋁和鎵莫耳百分比30
:70之砷化鎵鋁所形成。
18. 如申請專利範圍第11項所述之金-絕-半-絕-金式
多重負微分電阻元件,其中金屬陰極及陽極由金元素蒸鍍
在第三層上方。
19. 如申請專利範圍第18項所述之金-絕-半-絕-金式
多重負微分電阻元件,其中金元素和第三層之間為蕭特基
接觸。
20. 如申請專利範圍第11項所述之金-絕-半-絕-金式
多重負微分電阻元件,該金-絕-半-絕-金式多重負微
分電阻元件為室溫三重,-150℃低溫六重之負微分電阻元
件。
圖示簡單說明:
圖一係本發明金-絕-半-絕-金式多重負微分電阻元件
之結構圖。
圖二係本發明金-絕-半-絕-金式多重負微分電阻元件
於關閉狀態(off-state)之能帶圖。
圖二A係本發明金-絕-半-絕-金式多重負微分電阻元
件,由於能帶不連續(���Ec)所造成的副量子井能帶圖。
圖二B係本發明金-絕-半-絕-金式多重負微分電阻元
件,由於能帶不連續(���Er)所造成的副量子井能帶圖。
圖三係本發明金-絕-半-絕-金式多重負微分電阻元件
於on-state(虛線)及flatband state(實線)之能帶圖。
圖四係本發明金-絕-半-絕-金式多重負微分電阻元件
由於載子堆積所造成之位能重新分佈圖。
圖五(a)係本發明金-絕-半-絕-金式多重負微分電阻
元件在室溫27℃時之電流-電壓特性圖。
圖五(b)係本發明金-絕-半-絕-金式多重負微分電阻
雜項資料  
專利權異動
專利申
請案號
授權
註記
質權
註記
讓與
註記
繼承
註記
信託
註記
異議
註記
舉發
註記
消滅
日期
撤銷
日期
專利權
始日
專利權
止日
年費有
效日期
年費有
效年次
085110894     19970501 20160905 20130430 16
申請案件狀態
專利申
請案號
狀態異
動日期
案件申
請日期
實體審查
申請日
相關申
請案號
公開號 公告號 證書號 證書型別 狀態異
動資料
085110894 19970501 19960906       304308 086148 發明 初審核准
 

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