516_088-021CP-TW
發佈日期 :
2009-04-30
| 324080 | |||||||||||||||||||||||||||||
| 最短運算路徑之電腦設計(全文下載) | |||||||||||||||||||||||||||||
| 1998/01/01 | |||||||||||||||||||||||||||||
| 092579 | |||||||||||||||||||||||||||||
| 1996/01/10 | |||||||||||||||||||||||||||||
| 085100220 | |||||||||||||||||||||||||||||
| G06F-013/14 | |||||||||||||||||||||||||||||
| 25-01 | |||||||||||||||||||||||||||||
| 陳榮福 | |||||||||||||||||||||||||||||
| 最短運算路徑之電腦設計(SOPAC) 係計算機中央主體架構的一種設計，它的目的是將要被處理的資訊能以最短的路徑去完成其任務。而且還省去了隱藏記憶體 (cache memory)，也不需用到記錄器 (Register)，同時容許更高的時鐘速度。它將算術邏輯單元直接放置在主記憶體內。資料從主記憶體內被讀取後、便立刻送到算術邏輯單元處理，其結果 直接寫回主記憶體。全部動作均在同一晶片內以最短路徑去完成。 | |||||||||||||||||||||||||||||
| 1.一種最短運算路徑之電腦設計(SOPAC)晶片,其架構包 括一個雙埠記憶元件矩陣及算術邏輯運算單元(ALU);兩 個匯流排與記憶元件的感應放大器(SA);其中之算術邏輯 運算單元(ALU)係直接放在記憶元件中,經由A匯流排( ABus)和B匯流排(B Bus)兩個匯流排與記憶元件的感應放 大器(SA)相連,感應放大器(SA)分成兩組,當第一組和記 憶元件相連作感應放大器時,第二組便和算術邏輯運算單 元(ALU)的匯流排相連,供算術邏輯運算單元(ALU)使用; 其中記憶元件分成三個記憶庫(Memory array bank),每 個有自己的列地址解碼器(Row address decoder)可以分 別選擇自己的列資料,三個記憶庫的大小都一樣;每個列 (Row)有L個位元,令算術邏輯運算單元(ALU)之寬度為W, 則L/W便被稱為最短運算路徑之電腦設計(SOPAC)之N値, 算術邏輯運算單元(ALU)一次可以看到3N個資料;上述有 相同N値之設計方式;亦即各最短運算路徑電腦設計( SOPAC)內,某算術邏輯運算單元(ALU)寬度W可不同,其記 憶體列長度L(Row size L)亦可不同,但他們的L/W=N均一 樣;各最短運算路徑電腦設計(SOPAC)有相同之微指令編 碼;也就是每個最短運算路徑電腦設計(SOPAC)均採用相 同的運算控制碼(op-code)。 2.如申請專利範圍第1項的最短運算路徑之電腦設計( SOPAC)晶片,其晶片係由兩個微指令流控制,一個控制記 憶元件,另一個控制算術邏輯運算單元(ALU),後者之前 進速度為前者的m倍, m為一正整數(大概4-8);控制記憶 元件之微指令其編碼方式係採用列地址編排法,其中src 1.src 2和dest為三個記憶庫的地址;每一個微指令週期 可自記憶讀出兩列資料和寫回一列資料,也可以同時讀出 3列資料,其讀法則由addr-type的編碼來決定。 3.如申請專利範圍第2項之最短運算路徑電腦設計(SOPAC )晶片,該記憶元件只有一組感應放大器(SA),晶片內每 一個記憶庫均有兩組感應放大器以提高效率,而且要選用 那一組感應放大器係由微指令控制,如此,可透過軟體的 安排使該晶片達到更高的利用率。圖示簡單說明:第一圖 :電腦(SOPAC)晶片之架構第二圖:記憶庫微指令格式第 三圖:算術邏輯運算單元(ALU)微指令格式第四圖:電腦 系統方塊圖 |
|||||||||||||||||||||||||||||
| 專利權異動 |
|
||||||||||||||||||||||||||||
| 申請案件狀態 |
|
 |
 |
 |
瀏覽數:
分享